GS8320Z36AGT-200 SRAM 2.5 o 3.3V 1M x 36 36M IC di circuiti integrati
Categoria:
Circuiti integrati ics
Prezzo:
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Specificità
Codice di data:
Codice più recente
Spedizione:
DHL/UPS/FEDEX
Condizione:
Nuovo*Originale
Garanzia:
365 giorni
Senza piombo:
Conformità Rohs
Tempo di consegna:
Spedizione immediata
Pacco:
BGA-165
Stile di montaggio:
SMD/SMT
Introduzione
GS8320Z36AGT-200 SRAM 2.5 o 3.3V 1M x 36 36M
| Tecnologia GSI | |
| Categoria di prodotto: | SRAM |
| RoHS: | Dettagli |
| 36 Mbit | |
| 1 M x 36 | |
| 6.5 ns | |
| 200 MHz | |
| Parallelamente | |
| 3.6 V | |
| 2.3 V | |
| 205 mA, 240 mA | |
| 0 C | |
| + 70 C | |
| SMD/SMT | |
| TQFP-100 | |
| Scaffale | |
| Marca: | Tecnologia GSI |
| Tipo di memoria: | DSP |
| Sensibile all'umidità: | - Sì, sì. |
| Tipo di prodotto: | SRAM |
| Serie: | GS8320Z36AGT |
| 18 | |
| Sottocategoria: | Memoria e archiviazione dei dati |
| Nome commerciale: | NBT SRAM |
| Tipo: | Pipeline/Flow Through di NBT |
T
La GS8320Z36AGT è una SRAM statica sincrona da 36 Mbit.
pipeline di lettura/doppia scrittura ritardata o flusso attraverso le SRAM di lettura/singola scrittura ritardata, consentono l'utilizzo di tutta la larghezza di banda del bus disponibile
Questo sistema permette di eliminare la necessità di inserire i cicli di deselezione quando il dispositivo passa dai cicli di lettura a quelli di scrittura.
il dispositivo sincrono, l'indirizzo, gli ingressi di dati e gli ingressi di controllo lettura/scrittura sono registrati sul bordo ascendente dell'orologio di ingresso.
Il controllo dell'ordine di scatto (LBO) deve essere collegato a un sistema di alimentazione per un corretto funzionamento.
enable (ZZ) e Output Enable. Output Enable può essere utilizzato per annullare il controllo sincrono dei driver di output e
I cicli di scrittura sono automaticamente automatizzati e avviati dal bordo ascendente della memoria RAM.
Questa funzione elimina la generazione complessa di impulsi di scrittura off chip richiesti dalle SRAM asincrone e semplifica
GS8320Z36AGT può essere configurato dall'utente per funzionare in modalità pipeline o flow through.
Funzionamento come un dispositivo sincrono a condotta, il che significa che oltre al bordo ascendente sono attivati registri che catturano l'input
Per i cicli di lettura, i dati di uscita della SRAM in pipeline sono temporaneamente
memorizzato dal registro di uscita innescato da bordo durante il ciclo di accesso e quindi rilasciato ai driver di uscita al successivo aumento
Il GS8320Z36AGT è implementato con la tecnologia CMOS ad alte prestazioni di GSI ed è disponibile in una versione
pacchetto TQFP standard JEDEC da 100 pin.
Caratteristiche chiave
- NBT (No Bus Turn Around) funzionalità consente zero attesa di lettura-scrittura-lettura utilizzo del bus; Completamente compatibile con entrambi i pin
- in condotta e che attraversano le SRAM NtRAMTM, NoBLTM e ZBTTM
- 2.5 V o 3.3 V +10%/~10% di alimentazione del nucleo
- 2.5 V o 3.3 V di alimentazione I/O
- Modalità di pipeline e di flusso configurabile dall'utente
- Pin LBO per modalità Lineare o Interleave Burst
- Pin compatibile con dispositivi da 2Mb, 4Mb, 8Mb e 16Mb
- Operazione di scrittura di byte (9-bit Bytes)
- 3 chip abilitano segnali per un facile ampliamento della profondità
- Pin ZZ per spegnimento automatico
- Disponibile il pacchetto TQFP a 100 piombo conforme alla RoHS
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Stoccaggio:
MOQ:
1pcs
