GS8160Z36DGT-200 SRAM 2.5 o 3.3V circuiti integrati 512K x 36 18M
Categoria:
Circuiti integrati ics
Prezzo:
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Specificità
Codice di data:
Codice più recente
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DHL/UPS/FEDEX
Condizione:
Nuovo*Originale
Garanzia:
365 giorni
Senza piombo:
Conformità Rohs
Tempo di consegna:
Spedizione immediata
Pacco:
TQFP-100
Stile di montaggio:
SMD/SMT
Introduzione
GS8160Z36DGT-200 SRAM 2.5 o 3.3V circuiti integrati 512K x 36 18M
| Tecnologia GSI | |
| Categoria di prodotto: | SRAM |
| RoHS: | Dettagli |
| 18 Mbit | |
| 512 k x 36 | |
| 6.5 ns | |
| 200 MHz | |
| Parallelamente | |
| 3.6 V | |
| 2.3 V | |
| 210 mA | |
| 0 C | |
| + 85 C | |
| SMD/SMT | |
| TQFP-100 | |
| Scaffale | |
| Marca: | Tecnologia GSI |
| Tipo di memoria: | DSP |
| Sensibile all'umidità: | - Sì, sì. |
| Tipo di prodotto: | SRAM |
| Serie: | GS8160Z36DGT |
| Sottocategoria: | Memoria e archiviazione dei dati |
| Tipo: | Pipeline/Flow Through di NBT |
| Peso unitario: | 0.578352 once |
Descrizione
La GS8160Z36DGT è una SRAM statica sincrona da 18 Mbit.
o altre pipeline di lettura/doppia scrittura in ritardo o di flusso attraverso SRAM di lettura/singola scrittura in ritardo, consentono l'utilizzo di
tutta la larghezza di banda del bus disponibile eliminando la necessità di inserire cicli di deselezione quando il dispositivo viene commutato
Perché è un dispositivo sincrono, indirizzo, dati di ingresso, e di lettura / scrittura controllo
Il controllo dell'ordine di scatto (LBO) deve essere legato a una potenza
Gli ingressi asincroni includono la funzione di attivazione della modalità di riposo (ZZ) e la funzione di attivazione dell'uscita.
Output Enable può essere utilizzato per annullare il controllo sincrono dei driver di uscita e girare la RAM
I cicli di scrittura sono automatizzati internamente e avviati dal bordo ascendente del
Questa funzione elimina la generazione di impulsi di scrittura off chip complessi richiesti da
Il GS8160Z36DGT può essere configurato dall'utente per operare
in modalità Pipeline o Flow Through, funzionando come un dispositivo sincrono in pipeline, il che significa che oltre a
per i registri innescati da bordo ascendente che catturano i segnali di ingresso, il dispositivo incorpora un
Per i cicli di lettura, i dati di uscita della SRAM in pipeline sono temporaneamente memorizzati dal bordo attivato
registrare l'uscita durante il ciclo di accesso e quindi rilasciare ai driver di uscita al prossimo bordo ascendente dell'orologio.
Caratteristiche
- NBT (No Bus Turn Around) funzionalità consente zero attesa di lettura-scrittura-lettura utilizzo del bus;- Sì.
- compatibile con le pin con le SRAM tramite tubazioni e con le SRAM a flusso NtRAMTM, NoBLTM e ZBTTM
- 2.5 V o 3.3 V +10%/~10% di alimentazione del nucleo
- 2.5 V o 3.3 V di alimentazione I/O
- Modalità di pipeline e di flusso configurabile dall'utente
- Pin LBO per modalità Lineare o Interleave Burst
- Pin compatibile con dispositivi da 2 Mb, 4 Mb, 8 Mb, 36 Mb, 72 Mb e 144 Mb
- Operazione di scrittura di byte (9-bit Bytes)
- 3 chip abilitano segnali per un facile ampliamento della profondità
- Pin ZZ per spegnimento automatico
- Disponibile il pacchetto TQFP a 100 piombo conforme alla RoHS
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Stoccaggio:
MOQ:
1pcs
