CY7C1411KV18-250BZXC SRAM - IC di memoria QDR II sincrona 36Mbit parallelo 250 MHz ICS
CY7C1411KV18-250BZXC
,CY7C1411KV18-250BZXC IC di memoria
,SRAM - IC di memoria QDR II sincrona
CY7C1411KV18-250BZXC SRAM - Memoria QDR II sincrona IC 36Mbit parallela
ICS a 250 MHz
| Infineon | |
| Categoria di prodotto: | SRAM |
| RoHS: | Dettagli |
| 36 Mbit | |
| 4 M x 8 | |
| 450 PS | |
| 250 MHz | |
| Parallelamente | |
| 1.9 V | |
| 1.7 V | |
| 460 mA | |
| 0 C | |
| + 70 C | |
| SMD/SMT | |
| FBGA-165 | |
| Scaffale | |
| Marca: | Infineon Technologies |
| Tipo di memoria: | Volatile |
| Sensibile all'umidità: | - Sì, sì. |
| Tipo di prodotto: | SRAM |
| Serie: | CY7C1411KV18 |
| Sottocategoria: | Memoria e archiviazione dei dati |
| Tipo: | Sincrono |
Descrizione
Il CY7C1411KV18, il CY7C1426KV18, il CY7C1413KV18 e il CY7C1415KV18 sono sincroni a 1,8 V
L'architettura QDR II è costituita da due porte distinte:
La porta di lettura e la porta di scrittura hanno uscite di dati dedicate
Per supportare le operazioni di lettura e di scrittura, la porta di scrittura dispone di dati dedicati.
L'architettura QDR II ha un input e un output di dati separati per eliminare completamente la necessità
turnaround il bus dati che esiste con i comuni dispositivi di I/O. Ogni porta può essere accessibile tramite un
Gli indirizzi per indirizzi di lettura e di scrittura sono fissati su bordi ascendenti alternativi di un computer.
Le porte di lettura e di scrittura dell'accesso al QDR II sono indipendenti l'una dall'altra.
Per massimizzare il throughput dei dati, le porte di lettura e di scrittura sono dotate di interfacce DDR.
la posizione è associata a quattro parole a 8 bit (CY7C1411KV18), parole a 9 bit ((CY7C1426KV18), parole a 18 bit
(CY7C1413KV18) o di 36 bit (CY7C1415KV18) che entrano o escono sequenzialmente dal dispositivo.
Perché i dati possono essere trasferiti dentro e fuori del dispositivo su ogni bordo ascendente di entrambi gli orologi di ingresso
(K e K e Cand C), la larghezza di banda della memoria è massimizzata pur semplificando la progettazione del sistema eliminando
bus ¥turnarounds.L'espansione profonda è realizzata con selezioni di porte, che consentono a ciascuna porta di operare.
Tutti gli input sincroni passano attraverso registri di input controllati dagli orologi di input K o K.
Tutte le uscite di dati passano attraverso i registri di uscita controllati da C o C (o K o K in un singolo clockdomain)
Le scritture sono condotte con circuiti di scrittura in chip autotemporali.
Caratteristiche
■ Porti di lettura e di scrittura separati
Supporta le transazioni concomitanti
■ 333 MHz per l'ampiezza di banda elevata
■ Un'esplosione di quattro parole per ridurre la frequenza del bus degli indirizzi
■ Interfacce a doppia velocità di trasmissione (DDR) su entrambe le porte di lettura e di scrittura ((dati trasferiti a 666 MHz) a 333 MHz)
■ due orologi di ingresso (K e K) per una tempistica precisa del DDR
L'uso di SRAM è limitato ai bordi ascendenti
■ due orologi di ingresso per i dati di uscita (C e C) per ridurre al minimo le discrepanze di tempo di volo
■ Gli orologi ad eco (CQ e CQ) semplificano la raccolta dei dati nei sistemi ad alta velocità
■ bus di ingresso di indirizzo singolo multiplexato
■ selezione di porti separati per l'espansione della profondità
■ Scritture sincrone a cronometraggio interno
■ QDR® II funziona con una latenza di lettura di 1,5 cicli quando DOFF è assegnato ALTO
■ Funziona in modo simile al dispositivo QDR I con una latenza di lettura di 1 ciclo quando DOFF è affermato LOW
■ Disponibile in configurazioni × 8, × 9, × 18 e × 36
■ piena coerenza dei dati, fornendo i dati più aggiornati
■ Core VDD = 1,8 V (±0,1 V); I/O VDDQ = 1,4 V a VDD
■ Disponibile in un pacchetto FBGA da 165 sfere (13 × 15 × 1,4 mm)
■ Offerta sia in pacchetti privi di Pb che non
■ Buffer di uscita HSTL con azionamento variabile
■ porta di accesso di prova compatibile JTAG 1149.1
■ ciclo bloccato in fase (PLL) per un posizionamento preciso dei dati
