9ZML1233EKILF Clock Buffer 9ZML1233E DB1200ZL MUX DERIV +WRTLK circuiti integrati IC
9ZML1233EKILF
,9ZML1233EKILF Clock Buffer IC
,Clock Buffer Circuiti integrati IC
9ZML1233EKILF Clock Buffer 9ZML1233E DB1200ZL MUX DERIV +WRTLK
| IDT | |
| Categoria di prodotto: | Clock Buffer |
| RoHS: | Dettagli |
| 12 Produzione | |
| 3.6 ns | |
| HCSL | |
| VFQFPN-72 | |
| Differenziale | |
| 400 MHz | |
| 3.135 V | |
| 3.465 V | |
| 9ZML1233 | |
| - 40 C. | |
| + 85 C | |
| Marca: | IDT |
| Ciclo di lavoro - Max: | 55 per cento |
| Altezza: | 1 mm |
| Lungo: | 10 mm |
| Sensibile all'umidità: | - Sì, sì. |
| Modello di montaggio: | SMD/SMT |
| Corrente di alimentazione di funzionamento: | 22 mA |
| Imballaggio: | Scaffale |
| Prodotto: | Clock Buffer |
| Tipo di prodotto: | Clock Buffer |
| Sottocategoria: | IC di orologio e timer |
| Tipo: | Rumore di fase bassa |
| Larghezza: | 10 mm |
| Peso unitario: | 2.425891 once |
Descrizione
I 9ZML1233E/9ZML1253E sono derivati DB1200ZL di seconda generazione.
Le parti sono aggiornamenti compatibili con il 9ZML1232B, offrendo al contempo un miglioramento del phasejitter
Un feedback esterno fisso mantiene una bassa deriva per le applicazioni critiche QPI/UPI, mentre ogni input
Il canale dispone di un software regolabile di input-output delay per agevolare la gestione dei ritardi di trasporto per le più grandi imprese di oggi.
Le 9ZML1233E e 9ZML1253E dispongono di un pin di blocco di scrittura SMBus per aumentare il numero di
sicurezza dei dispositivi e dei sistemi.
Caratteristiche
▪ funzione di blocco di scrittura SMBus; aumenta la sicurezza del sistema
▪ 2 linee di ritardo input-output configurabili da software; gestione del ritardo di trasporto per topologie complesse
▪ Uscite LP-HCSL; eliminazione di 24 resistori, risparmio di 41 mm2 di superficie ((1233E)
▪ Uscite LP-HCSL con 85Ω Zout; eliminazione di 48 resistori, risparmio di 82 mm2 di superficie (1253E)
▪ 12 pin OE#; controllo hardware di ogni uscita
▪ 3 indirizzi SMBus selezionabili; più dispositivi possono condividere lo stesso segmento SMBus
▪ Larghezza di banda PLL selezionabile; riduce al minimo il jitter di picco nelle topologie PLL incascate
▪ Controllo hardware/SMBus della larghezza di banda e del bypass PLL;cambio di modalità senza ciclo di alimentazione
▪ Compatibilità dello spettro diffuso; tracce che diffondono l'orologio di ingresso per la riduzione dell'EMI
▪ Modalità PLL a 100 MHz; supporto UPI
▪ confezione da 10 x 10 mm 72-VFQFPN; piccole dimensioni
Architetture di clocking PCIe
▪ Clocked (CC)
▪ Indipendente di riferimento (IR) con e senza spettro diffuso
Applicazioni tipiche
▪ Servi
▪ Conservatorio
▪ Creazione di reti
▪ Le caratteristiche di uscita degli SSD
▪ 12 coppie di uscite HCSL a bassa potenza (1233E)
▪ 12 coppie di uscite HCSL a bassa potenza (LP) con 85Ω Zout (1253E)
Specificità principali
▪ Jitter da ciclo a ciclo < 50ps
▪ Sbalzo di uscita/uscita < 50ps
▪ Ritardo di ingresso-uscita: 0 secondi di default
▪ Variazione del ritardo di ingresso/uscita < 50ps
▪ Jitter di fase: PCIe Gen4 < 0,5ps rms
▪ Jitter di fase: UPI > 9.6GB/s < 0.1ps rms
▪ Jitter di fase: IF-UPI < 1,0ps rms
